急?。?!設(shè)計一個用等精度測頻原理的頻率計的verilog語言程序
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考試的題目,大家會verilog語言的幫幫忙?。『芗保?! 設(shè)計一個用等精度測頻原理的頻率計。 ?1.頻率測量測量范圍1~99999; ?2.用4位帶小數(shù)點數(shù)碼管顯示其頻率; ?3.并且具有超量程、欠量程提示功能。
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- PBFDWDC 2010-06-29 00:00:00
- 這程序就這樣肯定是不能用的,需要你自己做一些事情: 首先,F(xiàn)PGA本身對非2的指數(shù)次的乘法或者除法的支持并不好,所以算法中的乘法、除法運算需要調(diào)用乘法、除法核,而核調(diào)用是沒法在這里表示出來的,需要你在quaters或者ISE上生成IP核然后調(diào)用 其次,標準信號的周期不確定,所以就沒法確定什么時候結(jié)果不在范圍之內(nèi); 你這個不知道是哪個白癡老師出的,簡直是在挑戰(zhàn)FPGA的極限,專門往FPGA不擅長的方面出題。 你先拿去用著,選為Z佳答案后有問題可以hi我,我一般隔一陣就會看一眼hi `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: 搞嚇米飛機 // // Create Date: 09:30:31 06/29/2010 // Design Name: // Module Name: frequency // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module frequency(clk,En,zhamen,Input,LED4,LED1,LED2,LED3,LED5,low,high ); input clk;//時鐘輸入,同時也是所謂的標準信號。 input En; input zhamen;//閘門輸入 input Input;//測試數(shù)據(jù)輸入 output LED4;//五個LED,當(dāng)做輸出 output LED1; output LED2; output LED3; output LED5; output low; output high; wire clk; wire En; wire zhamen; wire Input; reg zhamen_En;//實際門限使能 reg [10:0]Nx;//數(shù)據(jù) reg [11:0]Ns;//標準計數(shù) reg [7:0]LED1; reg [7:0]LED2; reg [7:0]LED3; reg [7:0]LED4; reg [7:0]LED5; reg flag; reg [10:0]result; reg low;//低于或高于測試范圍的提示LED輸出。這里因為具體將門限制設(shè)置到多少與clk的頻率相關(guān),需要自行設(shè)置 reg high; always@(posedge clk) begin if(En==1) begin if(zhamen==1) begin if(Input==1) zhamen_En=1; end if(zhamen==0) begin if(Input==1) begin zhamen_En=0; end end if(zhamen_En==1) begin Ns=Ns+1; flag=1; end end else begin LED5=0; LED1=0; LED2=0; LED3=0; LED4=0; zhamen_En=0; flag=0; end end always@(posedge Input) begin if(zhamen_En==1) Nx=Nx+1; end always@(posedge clk) begin if(zhamen_En==0&&flag==1) begin flag=0; result=(Nx/Ns)*Fs// 此處僅僅是個示例。這里需要調(diào)用除法核以及乘法核,調(diào)用之后直接輸入即可 case(result%10)//這里也是要調(diào)用除法核生成余數(shù)和結(jié)果,下面同理 4'b0000: LED1=8'b11111101; 4'b0001: LED1=8'b01100001; 4'b0010: LED1=8'b11011011; 4'b0011: LED1=8'b11110011; 4'b0100: LED1=8'b01100111; 4'b0101: LED1=8'b10110111; 4'b0110: LED1=8'b10111111; 4'b0111: LED1=8'b11100001; 4'b1000: LED1=8'b11111111; 4'b1001: LED1=8'b11110111; default: LED1=8'b11111101; endcase case(((result-result%10)%100)/10) 4'b0000: LED2=8'b11111100; 4'b0001: LED2=8'b01100000; 4'b0010: LED2=8'b11011010; 4'b0011: LED2=8'b11110010; 4'b0100: LED2=8'b01100110; 4'b0101: LED2=8'b10110110; 4'b0110: LED2=8'b10111110; 4'b0111: LED2=8'b11100000; 4'b1000: LED2=8'b11111110; 4'b1001: LED2=8'b11110110; default: LED2=8'b11111100; endcase case((result%1000-result%100-result%10)/100) 4'b0000: LED3=8'b11111100; 4'b0001: LED3=8'b01100000; 4'b0010: LED3=8'b11011010; 4'b0011: LED3=8'b11110010; 4'b0100: LED3=8'b01100110; 4'b0101: LED3=8'b10110110; 4'b0110: LED3=8'b10111110; 4'b0111: LED3=8'b11100000; 4'b1000: LED3=8'b11111110; 4'b1001: LED3=8'b11110110; default: LED3=8'b11111100; endcase case((result%10000-result%1000-result%100-result%10)/1000) 4'b0000: LED4=8'b11111100; 4'b0001: LED4=8'b01100000; 4'b0010: LED4=8'b11011010; 4'b0011: LED4=8'b11110010; 4'b0100: LED4=8'b01100110; 4'b0101: LED4=8'b10110110; 4'b0110: LED4=8'b10111110; 4'b0111: LED4=8'b11100000; 4'b1000: LED4=8'b11111110; 4'b1001: LED4=8'b11110110; default: LED4=8'b11111100; endcase case((result-result%10000-result%1000-result%100-result%10)/10000) 4'b0000: LED5=8'b11111100; 4'b0001: LED5=8'b01100000; 4'b0010: LED5=8'b11011010; 4'b0011: LED5=8'b11110010; 4'b0100: LED5=8'b01100110; 4'b0101: LED5=8'b10110110; 4'b0110: LED5=8'b10111110; 4'b0111: LED5=8'b11100000; 4'b1000: LED5=8'b11111110; 4'b1001: LED5=8'b11110110; default: LED5=8'b11111100; endcase end end endmodule
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