基于fpga的多路脈沖信號發(fā)生器的設(shè)計
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（1）用Altera公司的FLEX10K器件，設(shè)計制作四路脈沖信號源，輸出頻率范圍：25Hz～500Hz；（2）其中各兩路信號源頻率相同，但有相位差，要求相位差可以調(diào)節(jié)；（3）具有頻率設(shè)置功能，頻... （1）用Altera公司的FLEX10K器件，設(shè)計制作四路脈沖信號源，輸出頻率范圍：25Hz～500Hz； （2） 其中各兩路信號源頻率相同，但有相位差，要求相位差可以調(diào)節(jié)； （3）具有頻率設(shè)置功能，頻率步進(jìn)：1Hz； （4）輸出信號頻率穩(wěn)定，輸出信號占空比連續(xù)可調(diào)2.5% 至 80%； （5）輸出信號上升/下降時間小于100ns； （6）擴展一顯示器，分辨率為4位，能夠顯示頻率值及相位差； （7）失真度：用示波器觀察時無明顯失真。 展開
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- 就上此網(wǎng)14 2011-12-09 00:00:00
- 建議你用DDS吧，功能基本都可以實現(xiàn)，還是蠻簡單的。
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- cj620976 2011-12-09 00:00:00
- 這個事情。。。。如果會FPGA編程的話，這個項目大概是Z簡單的項目了吧。。。 還有更容易的嗎？ 思路：一個大cnt決定了頻率，在大cnt數(shù)到特定值的時候，管腳拉高，再數(shù)到特定值的時候，管腳拉低。這樣脈寬和相位不就都有了嗎？這個特定值放在reg里，可以更改。按著這個思路，應(yīng)該是很容易完成的事情。
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- 基于fpga的多路脈沖信號發(fā)生器的設(shè)計
- （1）用Altera公司的FLEX10K器件，設(shè)計制作四路脈沖信號源，輸出頻率范圍：25Hz～500Hz；（2）其中各兩路信號源頻率相同，但有相位差，要求相位差可以調(diào)節(jié)；（3）具有頻率設(shè)置功能，頻... （1）用Altera公司的FLEX10K器件，設(shè)計制作四路脈沖信號源，輸出頻率范圍：25Hz～500Hz； （2） 其中各兩路信號源頻率相同，但有相位差，要求相位差可以調(diào)節(jié)； （3）具有頻率設(shè)置功能，頻率步進(jìn)：1Hz； （4）輸出信號頻率穩(wěn)定，輸出信號占空比連續(xù)可調(diào)2.5% 至 80%； （5）輸出信號上升/下降時間小于100ns； （6）擴展一顯示器，分辨率為4位，能夠顯示頻率值及相位差； （7）失真度：用示波器觀察時無明顯失真。 展開
2011-12-08 09:31:14
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- 基于fpga的多路脈沖信號發(fā)生器的論文(共5路） 急求論文 謝謝
2018-11-27 19:57:39
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- 基于FPGA正弦波發(fā)生器的設(shè)計
- 二、設(shè)計目標(biāo)：1）設(shè)計一個正弦信號發(fā)生器，并確定頻率范圍；2）實現(xiàn)頻率的步進(jìn)可調(diào)功能；3）確定信號發(fā)生器的穩(wěn)定性及其頻率精度；4）實現(xiàn)頻率和幅度的顯示功能。我的QQ：185574352急... 二、設(shè)計目標(biāo)： 1）設(shè)計一個正弦信號發(fā)生器，并確定頻率范圍； 2）實現(xiàn)頻率的步進(jìn)可調(diào)功能； 3）確定信號發(fā)生器的穩(wěn)定性及其頻率精度； 4）實現(xiàn)頻率和幅度的顯示功能。 我的QQ：185574352 急求！?。。。。。。。。。。。。?！ 展開
2011-05-02 04:07:00
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- 求助請教基于FPGA的verilog正弦信號發(fā)生器設(shè)計
- 附帶程序，Z好有注解... 附帶程序，Z好有注解 展開
2012-05-03 15:02:14
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- ：基于51單片機的脈沖信號發(fā)生器
- [1]輸出信號約每秒1組脈沖，脈沖組間隔0.5-2秒可設(shè)置；[2]每組脈沖個數(shù)1-50可以設(shè)置，雙極性脈沖和雙極性方波；[3]脈沖頻率5K-100K可以設(shè)置；[4]脈沖寬度可以1-100uS可以設(shè)置；我的92... [1] 輸出信號約每秒1組脈沖，脈沖組間隔0.5-2秒可設(shè)置；[2] 每組脈沖個數(shù)1-50可以設(shè)置，雙極性脈沖和雙極性方波； [3] 脈沖頻率5K-100K可以設(shè)置；[4] 脈沖寬度可以1-100uS可以設(shè)置； 我的 921313685@qq.com謝啦 展開
2014-10-15 08:40:21
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- 基于FPGA 的簡易頻率計設(shè)計
- 基于FPGA 的簡易頻率計設(shè)計 利用FFT模塊（點數(shù)512）對信號進(jìn)行頻譜分析，用SignalTap 顯示頻譜 設(shè)計程序找出頻率值。
2015-11-21 07:30:29
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- 基于fpga的信號發(fā)生器設(shè)計怎么做
2018-11-22 01:25:10
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- 急求基于FPGA的頻率計設(shè)計
- 要求：測量范圍0.1HZ到50MHZ，測頻精度萬分之一，脈寬測試范圍0.1s到1s，占空比精度1%到99%。（注：軟件用的是quartus 2)。 各程序的作用介紹詳細(xì)點（特別是上面幾個要求的地方），我會加分的，當(dāng)然能完成編譯和仿真的，我會加的更多?？梢园俣雀郊l(fā)給我。Z... 要求：測量范圍0.1HZ到50MHZ，測頻精度萬分之一，脈寬測試范圍0.1s到1s，占空比精度1%到99%。（注：軟件用的是quartus 2)。 各程序的作用介紹詳細(xì)點（特別是上面幾個要求的地方），我會加分的，當(dāng)然能完成編譯和仿真的，我會加的更多。可以百度附件發(fā)給我。Z后，謝謝。 展開
2013-12-09 05:14:34
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- 基于FPGA的高精度DDS頻率計的設(shè)計
- 課題要求是 基于FPGA設(shè)計輸出100KHz到1MHz +/- 1KHz的正弦波頻率， 1KHz步進(jìn)，并用數(shù)模轉(zhuǎn)換器差分電路等得到穩(wěn)定的正弦波輸出。 （1） FPGA可采用CYCLONE。（2） 熟悉Verilog 和VHDL （3） 可通過數(shù)碼管或LCD顯示相關(guān)頻率數(shù)據(jù)。 求各路大神指點迷津 有消息請... 課題要求是 基于FPGA設(shè)計輸出100KHz到1MHz +/- 1KHz的正弦波頻率， 1KHz步進(jìn)，并用數(shù)模轉(zhuǎn)換器差分電路等得到穩(wěn)定的正弦波輸出。 （1） FPGA可采用CYCLONE。（2） 熟悉Verilog 和VHDL （3） 可通過數(shù)碼管或LCD顯示相關(guān)頻率數(shù)據(jù)。 求各路大神指點迷津 有消息請聯(lián)系我詳談 重謝！ 展開
2015-04-22 13:25:59
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- 基于FPGA數(shù)字頻率計相位差測量電路的設(shè)計
- 1、 題目內(nèi)容 本設(shè)計采用單片機和現(xiàn)場可編程門陣列（FPGA）作為數(shù)字相位差計的核心部分?？紤]到FPGA具有集成度高，I/O資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點，而單片機具有很好的人機接口和運算控制功能，本設(shè)計擬用FPGA和單片機相結(jié)合，構(gòu)成整個書記的測... 1、 題目內(nèi)容 本設(shè)計采用單片機和現(xiàn)場可編程門陣列（FPGA）作為數(shù)字相位差計的核心部分?？紤]到FPGA具有集成度高，I/O資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點，而單片機具有很好的人機接口和運算控制功能，本設(shè)計擬用FPGA和單片機相結(jié)合，構(gòu)成整個書記的測控主體。其中，F(xiàn)PGA主要負(fù)責(zé)采集兩個待測信號相位差所對應(yīng)的時間差，而單片機則負(fù)責(zé)讀取FPGA采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計算待測信號的相位差，同時顯示出待測信號相位差。整個系統(tǒng)發(fā)揮了FPGA各自的優(yōu)勢，具有高速而可靠的測控能力，具有比較強的數(shù)據(jù)處理能力，鍵盤輸入及顯示控制比較靈活，系統(tǒng)可擴展性能比較好，整個系統(tǒng)性價比比較好。 2、設(shè)計的要求 一、 基本要求 設(shè)計一個相位差測量電路 （1）頻率范圍：20Hz～100kHz。 （2）相位測量儀的輸入阻抗≥100kΩ。 （3）相位測量誤差≤2°。 （4）相位差數(shù)字顯示：相位讀數(shù)為0°～359.9°，分辨力為0.1°。 （5）允許兩路輸入方波信號峰-峰值可分別在2.5V～5V范圍內(nèi)變化。 二、 發(fā)揮部分 （1）能夠測量頻率。 （2）能夠測量占空比。 （3）在保持相位測量儀測量誤差和頻率范圍不變的條件下，擴展相位測量儀輸入正弦電壓峰-峰值至0.3V～5V范圍。 （4）擴大測量波形范圍。 由于本人大四上班了，沒有時間做畢業(yè)設(shè)計，有的論文給小弟發(fā)一份，小弟不勝感激 郵箱：1071651353@qq.com 謝謝 可以后續(xù)加分的哦 展開
2012-02-28 06:24:32
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- 女生畢業(yè)設(shè)計 基于FPGA的正弦信號發(fā)生器 請教問題
- 我有一塊黑金開發(fā)板，然后還有一塊DAAD模塊，現(xiàn)在波形數(shù)據(jù)那些都弄出來了，不知道怎么使開發(fā)板和DA模塊相關(guān)聯(lián)然后通過示波器觀察波形，我是直接將ROM里的輸出q直接和模塊的IO口相連，... 我有一塊黑金開發(fā)板，然后還有一塊DAAD模塊，現(xiàn)在波形數(shù)據(jù)那些都弄出來了，不知道怎么使開發(fā)板和DA模塊相關(guān)聯(lián)然后通過示波器觀察波形，我是直接將ROM里的輸出q直接和模塊的IO口相連，沒管DACLK，這樣不對吧，真的不知道怎么弄了，請教各位大佬們，謝謝回答。還有我沒有像圖中的那樣q出來還外接DAC[9..0]，請問需要嗎？ 展開
2018-11-30 16:58:06
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- 基于DDS的多路信號相位差可調(diào)的信號發(fā)生器的設(shè)計
- 這是我畢業(yè)設(shè)計的題目哪位高手幫忙提供一些資料急需！?。?！... 這是我 畢業(yè)設(shè)計的題目 哪位高手幫忙提供一些資料 急需！?。。? 展開
2010-05-02 18:24:35
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- 求 基于FPGA的等精度頻率計設(shè)計 畢業(yè)論文
- 采用等精度測頻原理進(jìn)行數(shù)字頻率計設(shè)計，小車了對被測信號計數(shù)產(chǎn)生的誤差，測量精度得以提升。本課題要求完成基于FPGA的等精度頻率計的應(yīng)用方案設(shè)計，并在DE2-70上進(jìn)行驗證。 參數(shù)要求： 測量信號為方波，頻率范圍：1HZ~9999Hz 測量誤差<0.017% 采用液晶模... 采用等精度測頻原理進(jìn)行數(shù)字頻率計設(shè)計，小車了對被測信號計數(shù)產(chǎn)生的誤差，測量精度得以提升。本課題要求完成基于FPGA的等精度頻率計的應(yīng)用方案設(shè)計，并在DE2-70上進(jìn)行驗證。 參數(shù)要求： 測量信號為方波，頻率范圍：1HZ~9999Hz 測量誤差<0.017% 采用液晶模塊進(jìn)行顯示，顯示刷下時間1~3秒可調(diào) 具有清零功能 各位大神可以發(fā)我QQ郵箱 395107842@qq.com 謝謝了??！ 展開
2011-12-21 06:18:14
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- 基于FPGA的數(shù)字頻率計
- 不要子模塊，，要一個完整的代碼，不用調(diào)用，直接可以編譯的。。拜托了。。。。是用的VHDL語言。。
2016-02-12 15:47:21
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- 急求eda課程設(shè)計一份:脈沖信號發(fā)生器的設(shè)計
- 題目:脈沖信號發(fā)生器的設(shè)計要用vhdl語言編程只要大概的思路與程序的大體框架即可當(dāng)然全面了更好... 題目:脈沖信號發(fā)生器的設(shè)計 要用vhdl語言編程 只要大概的思路與程序的大體框架即可 當(dāng)然 全面了更好 展開
2010-12-08 08:38:06
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- 脈沖信號發(fā)生器的特點
2018-11-23 02:46:40
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2018-02-10 00:22:54
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2018-11-24 02:01:32
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- 基于dsp的音頻信號發(fā)生器的設(shè)計與實現(xiàn)
- 希望朋友們給點幫助一．實驗?zāi)康耐ㄟ^實驗學(xué)習(xí)使用5416DSP的擴展I/O端口控制外圍設(shè)備信息的方法，掌握使用5416DSP通用計時器的控制原理及中斷服務(wù)程序的編程方法；了解蜂鳴器發(fā)聲原理和... 希望朋友們給點幫助 一．實驗?zāi)康?通過實驗學(xué)習(xí)使用5416DSP 的擴展I/O 端口控制外圍設(shè)備信息的方法，掌握使用 5416DSP 通用計時器的控制原理及中斷服務(wù)程序的編程方法；了解蜂鳴器發(fā)聲原理和音 樂發(fā)生方法。 二．實驗設(shè)備 計算機，ICETEK-VC5416-EDU實驗箱。 三．實驗原理： ICETEK-VC5416-A 是一塊以TMS320VC5416DSP 為核心的DSP 擴展評估板，它通 過擴展接口與實驗箱的顯示/控制模塊連接，可以控制其各種外圍設(shè)備。 蜂鳴器由DSP 通用I/O 管腳BDX0 輸出控制，可將此管腳上的頻率輸出轉(zhuǎn)換成聲音 輸出。5416 的通用I/O 口控制蜂鳴器的輸出頻率。 控制的方法是使用DSP 通用定時器設(shè)置BDX0 以一定的頻率改變高低狀態(tài)，輸出方 波。對于通用定時器周寄存器的設(shè)置，計數(shù)值為所需頻率計數(shù)值的二分之一。 音樂的頻率(C 調(diào))： C D E F G A B ^C 1 2 3 4 5 6 7 ^1 C: 264， 297， 330，352， 396， 440，495， 528 *蜂鳴器的連接：由于選用的蜂鳴器所需電流較小，所以采用將DSP 通用I/O 引腳直接 驅(qū)動的方式。 四．實驗步驟 1.實驗準(zhǔn)備 ① 連接設(shè)備 ①關(guān)閉計算機和實驗箱電源。 ②如使用PP 型仿真器則用附帶的并口連線連接計算機并口和仿真器相應(yīng)接 口。 ③檢查ICETEK-VC5416-A 板上撥動開關(guān)MP/MC 的位置，應(yīng)設(shè)置在位置（靠 近復(fù)位按鈕一側(cè)），即設(shè)置DSP 工作在MP 方式。 ④關(guān)閉實驗箱上三個開關(guān)。 ② 開啟設(shè)備 ①打開計算機電源。 ② 打開實驗箱電源開關(guān)， ICETEK-CTR 板上J2 、J3 燈亮； 注意 ICETEK-VC5416-A 板上指示燈D1 和D2 亮。 ③如使用USB型仿真器用附帶的USB電纜連接計算機和仿真器相應(yīng)接口，注 意仿真器上兩個指示燈均亮。 ③ 設(shè)置Code Composer Studio 為Emulator 方式 ④ 啟動Code Composer Studio 2.0 2.打開工程并瀏覽程序，工程目錄為C:\5416EDULab\Lab14-Speaker 3.編譯并下載程序 4.運行程序 北京瑞泰創(chuàng)新科技有限責(zé)任公司——ICETEK-VC5416-USB/PP-EDU 教學(xué)系統(tǒng)說明書 70 5.將語句“delay(music[nCount][1]);”改為“delay(music[nCount][1]/2);”，重復(fù)步驟5-7， 體會音樂的節(jié)奏快了一倍。 五．實驗結(jié)果 實驗結(jié)果：可以聽到蜂鳴器發(fā)出的音樂聲(6123216)。 分析：程序中使用循環(huán)延時的方法掌握節(jié)拍，可考慮使用定時器計數(shù)改變音符，更復(fù) 雜的方法可以產(chǎn)生語音效果。 展開
2008-11-27 11:33:19
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- labview脈沖信號發(fā)生器
- 想用labview實現(xiàn)這樣的功能：在測試周期內(nèi)，當(dāng)不斷生成的隨機數(shù)中，大于0.2時，產(chǎn)生一個gauss脈沖，并在時間軸上顯示出來，否則不產(chǎn)生。請諸位前輩能不能分享一些idea？這是我編寫的程... 想用labview實現(xiàn)這樣的功能： 在測試周期內(nèi)，當(dāng)不斷生成的隨機數(shù)中，大于0.2時，產(chǎn)生一個gauss脈沖，并在時間軸上顯示出來，否則不產(chǎn)生。請諸位前輩能不能分享一些idea？ 這是我編寫的程序。但是生成的脈沖只能在波形圖中的固定位置產(chǎn)生，而不能在時間軸上顯示。求指點！ 展開
2014-09-10 01:08:04
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