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EDA高手進(jìn)來,幫忙用VHDL語言寫一個(gè)可控正弦信號發(fā)生器。有完整論文更好

藤田膛繁 2012-02-20 12:01:19 351  瀏覽
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全部評論(1條)

  • 就上此網(wǎng)14 2012-02-21 00:00:00
    你這個(gè)可以用模擬圖實(shí)現(xiàn)的 無需寫程序 給個(gè)參考你吧 本設(shè)計(jì)有5個(gè)模塊組成,其中有:方波發(fā)生器,三角波發(fā)生器,正弦波發(fā)生器,階梯波發(fā)生器,4選1選擇器。下面是我設(shè)計(jì)的整個(gè)過程: 方波發(fā)生器:實(shí)質(zhì)上是一段時(shí)間輸出0,一段時(shí)間輸出255的數(shù)字信號,當(dāng)然這有8位的通道輸出。 程序設(shè)計(jì)如下: --工程名:方波發(fā)生器 --功能:產(chǎn)生方波,是通過交替送出全0和全1實(shí)現(xiàn)的,每32個(gè)時(shí)鐘翻轉(zhuǎn)一次 --時(shí)間:2010-12-17 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity sqaure is port(clk,clr:in std_logic; q:out integer range 0 to 255 ); end entity; architecture behav of sqaure is signal a:bit; begin process(clk,clr) --計(jì)數(shù)分頻 variable cnt:integer range 0 to 32; begin if(clr='0') then a<='0'; elsif clk'event and clk='1' then if cnt<31 then --進(jìn)行32分頻 cnt:=cnt+1; else cnt:=0; a<=not a; end if; end if; end process; process(clk,a) --信號輸出 begin if clk'event and clk='1' then if a='1' then q<=255; else q<=0; end if; end if; end process; end behav; 三角波發(fā)生器:實(shí)質(zhì)上是先輸出直線遞增的數(shù)字信號,隨后按照同樣的斜率輸出遞減的數(shù)字信號。這樣就能實(shí)現(xiàn)三角波的發(fā)生了。 程序設(shè)計(jì)如下: --工程名:三角波信號發(fā)生器 --功能:產(chǎn)生的三角波以64個(gè)時(shí)鐘為一個(gè)周期,輸出q每次加減8。 --時(shí)間:2010-12-17 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity delta1 is port(clk:in std_logic;--時(shí)鐘信號 rst:in std_logic;--復(fù)位信號 q:out std_logic_vector(7 downto 0)); --輸出信號 end entity; architecture behav of delta1 is begin process(clk,rst) variable tmp:std_logic_vector(7 downto 0); variable a:std_logic; begin if(rst='0') then tmp:="00000000"; elsif clk'event and clk='1' then if(a='0') then if(tmp="11111000") then --tmp=248 tmp:="11111111"; a:='1';--信號計(jì)數(shù)完成,下一次改成遞減 else tmp:=tmp+8;--遞增 end if; else if tmp="00000111" then --tmp=7 tmp:="00000000"; a:='0';--信號計(jì)數(shù)完成,下一次改成遞增 else tmp:=tmp-8;--遞減 end if; end if; end if; q<=tmp;--信號輸出 end process; end behav; 正弦波發(fā)生器:這里我設(shè)計(jì)了64個(gè)狀態(tài),就是將一個(gè)周期的正弦波分成64分,在然后一份份的數(shù)字信號輸出就可以了。具體怎么取值,用excel計(jì)算就可以了。自己手動(dòng)計(jì)算也可以的哦。 具體程序設(shè)計(jì)如下: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity sin1 is port(clk,clr:in std_logic; d:out integer range 0 to 255); end entity; architecture behav of sin1 is begin process(clk,clr) variable tmp:integer range 0 to 63; begin if clr='0' then d<=0; elsif clk'event and clk='1' then if tmp=63 then tmp:=0; else tmp:=tmp+1; end if; case tmp is when 00=>d<=255; when 01=>d<=254;when 02=>d<=252; when 03=>d<=249; when 04=>d<=245;when 05=>d<=239; when 06=>d<=233; when 07=>d<=225;when 08=>d<=217; when 09=>d<=207; when 10=>d<=197;when 11=>d<=186; when 12=>d<=174; when 13=>d<=162;when 14=>d<=150; when 15=>d<=137; when 16=>d<=124;when 17=>d<=112; when 18=>d<=99; when 19=>d<=87; when 20=>d<=75; when 21=>d<=64; when 22=>d<=53; when 23=>d<=43; when 24=>d<=34; when 25=>d<=26; when 26=>d<=19; when 27=>d<=13; when 28=>d<=8; when 29=>d<=4; when 30=>d<=1; when 31=>d<=0; when 32=>d<=0; when 33=>d<=1; when 34=>d<=4; when 35=>d<=8; when 36=>d<=13; when 37=>d<=19; when 38=>d<=26; when 39=>d<=34; when 40=>d<=43; when 41=>d<=53; when 42=>d<=64; when 43=>d<=75; when 44=>d<=87; when 45=>d<=99; when 46=>d<=112;when 47=>d<=124; when 48=>d<=137; when 49=>d<=150;when 50=>d<=162; when 51=>d<=174; when 52=>d<=186;when 53=>d<=197; when 54=>d<=207; when 55=>d<=217;when 56=>d<=225; when 57=>d<=233; when 58=>d<=239;when 59=>d<=245; when 60=>d<=249; when 61=>d<=252;when 62=>d<=252; when 63=>d<=255; when others=>null; end case; end if; end process; end behav;

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EDA高手進(jìn)來,幫忙用VHDL語言寫一個(gè)可控正弦信號發(fā)生器。有完整論文更好
 
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