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  xianinuo2417 2011-02-15 00:00:00

  這里是說你的reset信號(hào)是異步復(fù)位的，不是同步，有沒有影響，就看你自己需要了，看看仿真結(jié)果正確與否就知道了。

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  crystallinggg 2011-02-11 00:00:00

  CPLD [編輯本段]簡介 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。 CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞ZX的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測的缺點(diǎn)。 發(fā)展歷史及應(yīng)用領(lǐng)域： 20世紀(jì)70年代，Z早的可編程邏輯器件--PLD誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)PLD只能設(shè)計(jì)小規(guī)模電路這一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件--CPLD。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測控設(shè)備等方面。 器件特點(diǎn)： 它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10，000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 如何使用： CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。 這里以搶答器為例講一下它的設(shè)計(jì)（裝修）過程，即芯片的設(shè)計(jì)流程。CPLD的工作大部分是在電腦上完成的。打開集成開發(fā)軟件(Altera公司 Max+pluxII)→畫原理圖、寫硬件描述語言（VHDL，Verilog）→編譯→給出邏輯電路的輸入激勵(lì)信號(hào)，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確→進(jìn)行管腳輸入、輸出鎖定（7128的64個(gè)輸入、輸出管腳可根據(jù)需要設(shè)定）→生成代碼→通過下載電纜將代碼傳送并存儲(chǔ)在CPLD芯片中。7128這塊芯片各管腳已引出，將數(shù)碼管、搶答開關(guān)、指示燈、蜂鳴器通過導(dǎo)線分別接到芯片板上，通電測試，當(dāng)搶答開關(guān)按下，對(duì)應(yīng)位的指示燈應(yīng)當(dāng)亮，答對(duì)以后，裁判給加分后，看此時(shí)數(shù)碼顯示加分結(jié)果是否正確，如發(fā)現(xiàn)有問題，可重新修改原理圖或硬件描述語言，完善設(shè)計(jì)。設(shè)計(jì)好后，如批量生產(chǎn)，可直接復(fù)制其他CPLD芯片，即寫入代碼即可。如果要對(duì)芯片進(jìn)行其它設(shè)計(jì)，比如進(jìn)行交通燈設(shè)計(jì)，要重新畫原理圖、或?qū)懹布枋稣Z言，重復(fù)以上工作過程，完成設(shè)計(jì)。這種修改設(shè)計(jì)相當(dāng)于將房屋進(jìn)行了重新裝修，這種裝修對(duì)CPLD來說可進(jìn)行上萬次。 家庭成員：經(jīng)過幾十年的發(fā)展，許多公司都開發(fā)出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： Altera EPM7128S (PLCC84) Lattice LC4128V (TQFP100) Xilinx XC95108 (PLCC84) [編輯本段]FPGA與CPLD的辨別和分類 FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是： 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 =============== FPGA目錄 FPGA與CPLD的辨別和分類 FPGA的應(yīng)用 FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 [編輯本段] FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 4）FPGA是ASIC電路中設(shè)計(jì)周期Z短、開發(fā)費(fèi)用Z低、風(fēng)險(xiǎn)Z小的器件之一。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的Z佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。 [編輯本段] FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。 如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)。 例如，lingxianFPGA廠商XilinxZ近推出的Virtex-5系列采用65nm工藝，可提供高達(dá)33萬個(gè)邏輯單元、1，200個(gè)I/O和大量硬IP塊。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測，由此帶來更嚴(yán)重的時(shí)序收斂問題。此外，針對(duì)不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時(shí)鐘管理和電壓分配問題變得更加困難。 幸運(yùn)地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨(dú)特的設(shè)計(jì)挑戰(zhàn)。不久以前，Synplicity與Xilinx宣布成立超大容量時(shí)序收斂聯(lián)合工作小組，旨在Z大程度幫助地系統(tǒng)設(shè)計(jì)工程師以更快、更GX的方式應(yīng)用65nm FPGA器件。設(shè)計(jì)軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時(shí)序的收斂。 Z近FPGA的配置方式已經(jīng)多元化！ [編輯本段] 1、Altera 2、Xilinx 3、Actel 4、Lattice 其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。 FPGA設(shè)計(jì)的注意事項(xiàng) 不管你是一名邏輯設(shè)計(jì)師、硬件工程師或系統(tǒng)工程師，甚或擁有所有這些頭銜，只要你在任何一種高速和多協(xié)議的復(fù)雜系統(tǒng)中使用了FPGA，你就很可能需要努力解決好器件配置、電源管理、IP集成、信號(hào)完整性和其他的一些關(guān)鍵設(shè)計(jì)問題。不過，你不必獨(dú)自面對(duì)這些挑戰(zhàn)，因?yàn)樵诋?dāng)前業(yè)內(nèi)lingxian的FPGA公司里工作的應(yīng)用工程師每天都會(huì)面對(duì)這些問題，而且他們已經(jīng)提出了一些將令你的設(shè)計(jì)工作變得更輕松的設(shè)計(jì)指導(dǎo)原則和解決方案。 I/O信號(hào)分配 可提供Z多的多功能引腳、I/O標(biāo)準(zhǔn)、端接方案和差分對(duì)的FPGA在信號(hào)分配方面也具有Z復(fù)雜的設(shè)計(jì)指導(dǎo)原則。盡管Altera的FPGA器件沒有設(shè)計(jì)指導(dǎo)原則(因?yàn)樗鼘?shí)現(xiàn)起來比較容易)，但賽靈思的FPGA設(shè)計(jì)指導(dǎo)原則卻很復(fù)雜。但不管是哪一種情況，在為I/O引腳分配信號(hào)時(shí)，都有一些需要牢記的共同步驟： 1. 使用一個(gè)電子數(shù)據(jù)表列出所有計(jì)劃的信號(hào)分配，以及它們的重要屬性，例如I/O標(biāo)準(zhǔn)、電壓、需要的端接方法和相關(guān)的時(shí)鐘。 2. 檢查制造商的塊/區(qū)域兼容性準(zhǔn)則。 3. 考慮使用第二個(gè)電子數(shù)據(jù)表制訂FPGA的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號(hào)對(duì)和全局及局部時(shí)鐘、哪些需要參考電壓。 4. 利用以上兩個(gè)電子數(shù)據(jù)表的信息和區(qū)域兼容性準(zhǔn)則，先分配受限制程度Z大的信號(hào)到引腳上，Z后分配受限制Z小的。例如，你可能需要先分配串行總線和時(shí)鐘信號(hào)，因?yàn)樗鼈兺ǔＶ环峙涞揭恍┨囟ㄒ_。 5. 按照受限制程度重新分配信號(hào)總線。在這個(gè)階段，可能需要仔細(xì)權(quán)衡同時(shí)開關(guān)輸出(SSO)和不兼容I/O標(biāo)準(zhǔn)等設(shè)計(jì)問題，尤其是當(dāng)你具有很多個(gè)高速輸出或使用了好幾個(gè)不同的I/O標(biāo)準(zhǔn)時(shí)。如果你的設(shè)計(jì)需要局部/區(qū)域時(shí)鐘，你將可能需要使用高速總線附近的管腳，Z好提前記住這個(gè)要求，以免Z后無法為其安排Z合適的引腳。如果某個(gè)特定塊所選擇的I/O標(biāo)準(zhǔn)需要參考電壓信號(hào)，記住先不要分配這些引腳。差分信號(hào)的分配始終要先于單端信號(hào)。如果某個(gè)FPGA提供了片內(nèi)端接，那么它也可能適用于其他兼容性規(guī)則。 6. 在合適的地方分配剩余的信號(hào)。 在這個(gè)階段，考慮寫一個(gè)只包含端口分配的HDL文件。然后通過使用供應(yīng)商提供的工具或使用一個(gè)文本編輯器手動(dòng)創(chuàng)建一個(gè)限制文件，為I/O標(biāo)準(zhǔn)和SSO等增加必要的支持信息。準(zhǔn)備好這些基本文件后，你可以運(yùn)行布局布線工具來確認(rèn)是否忽視了一些準(zhǔn)則或者做了一個(gè)錯(cuò)誤的分配。 這將使你在設(shè)計(jì)的初始階段就和布局工程師一起工作，共同規(guī)劃PCB的走線、冗余規(guī)劃、散熱問題和信號(hào)完整性。FPGA工具可能可以在這些方面提供幫助，并協(xié)助你解決這些問題，因此你必須確保了解你的工具包的功能。 你咨詢一位布局專家的時(shí)間越晚，你就越有可能需要去處理一些復(fù)雜的問題和設(shè)計(jì)反復(fù)，而這些可能可以通過一些前期分析加以避免。一旦你實(shí)現(xiàn)了滿意的信號(hào)分配，你就要用限制文件鎖定它們。 ------------------- 基于CMOS的設(shè)計(jì)主要消耗三類切率：內(nèi)部的（短路）、漏電的（靜態(tài)的）以及開關(guān)的（電容）。當(dāng)門電路瞬變時(shí)，VDD與地之間短路連接消耗內(nèi)部功率。漏電功耗是CMOS工藝普遍存在的寄生效應(yīng)引起的。而開關(guān)功耗則是自負(fù)載電容，放電造成的。開關(guān)功耗與短路功耗合在一起稱為動(dòng)態(tài)功耗。下面介紹降低靜態(tài)功耗和動(dòng)態(tài)功耗的設(shè)計(jì)技巧。 降低靜態(tài)功耗 雖然靜態(tài)電流與動(dòng)態(tài)電流相比可以忽略不計(jì)，然而對(duì)電池供電的手持設(shè)備就顯得十分重要，在設(shè)備通電而不工作時(shí)更是如此。靜態(tài)電流的因素眾多，包括處于沒有完全關(guān)斷或接通的狀態(tài)下的I/O以及內(nèi)部晶體管的工作電流、內(nèi)部連線的電阻、輸入與三態(tài)電驅(qū)動(dòng)器上的拉或下拉電阻。在易失性技術(shù)中，保持編程信息也需一定的靜態(tài)功率。抗熔斷是一種非易失性技術(shù)，因此信息存儲(chǔ)不消耗靜態(tài)電流。 下面介紹幾種降低靜態(tài)功耗的設(shè)計(jì)方法： •驅(qū)動(dòng)輸入應(yīng)有充分的電壓電平，因而所有晶體管都是完全通導(dǎo)或關(guān)閉的。 •由于I/O線上的上拉或下拉電阻要消耗一定的電流，因此盡量避免使用這些電阻。 •少用驅(qū)動(dòng)電阻或雙極晶體管，這些器件需維持一個(gè)恒定電流，從而增加了靜態(tài)電流。 •將時(shí)鐘引腳按參數(shù)表推薦條件連接至低電平。懸空的時(shí)鐘輸入會(huì)大大增加靜態(tài)電流。 •在將設(shè)計(jì)劃分為多個(gè)器件時(shí)，減少器件間I/O的使用。 eX器件LP方式引腳的使用 Actel eX系列設(shè)計(jì)了特殊的低功率“休眠”模式。在該引腳驅(qū)動(dòng)至高電平800ns后，器件進(jìn)入極低功率待機(jī)模式，待機(jī)電流小于100μA。在低功率模式下，所有I/O（除時(shí)鐘輸入外）都處于三態(tài)，而內(nèi)核全部斷電。由于內(nèi)核被斷電，觸發(fā)器中存儲(chǔ)的信息會(huì)丟失，在進(jìn)入工作模式（在引腳驅(qū)動(dòng)至低平200ms后）時(shí)，用戶需再次對(duì)器件初始化。同樣，用戶也應(yīng)關(guān)閉所有通過CLKA、CLKB以及HCLK輸入的時(shí)鐘。然而這些時(shí)鐘并不處于三態(tài)，時(shí)鐘就可進(jìn)入器件，從而增加功耗，因此在低功率模式下，時(shí)鐘輸入必須處于邏輯0或邏輯1。 有時(shí)用戶很難阻止時(shí)鐘進(jìn)入器件。在此場合，用戶可使用與CLKA或CLKA相鄰的正常輸入引腳并在設(shè)計(jì)中加進(jìn)CLKINT。這樣，時(shí)鐘將通過靠近時(shí)鐘引腳的正常輸入進(jìn)入器件，再通過CLKINT向器件提供時(shí)鐘資源。 采用這種輸入電路后，由于常規(guī)I/O是三態(tài)的，因此用戶不必?fù)?dān)心時(shí)鐘進(jìn)入器件。當(dāng)然，增加一級(jí)門電路會(huì)產(chǎn)生0.6ns的較大時(shí)鐘延時(shí)，幸好這在多數(shù)低功率設(shè)計(jì)中是可以接受的。注意應(yīng)將與CLKINT緩沖器相關(guān)的CLKA或CLKB引腳接地。 此外還要注意，CLKINT只可用作連線時(shí)鐘，HCLK并不具備將內(nèi)部走線網(wǎng)連接到HCLK的能力，因而HCLK資源不能被常規(guī)輸入驅(qū)動(dòng)。換句話說，如果使用LP引腳就不能使用HCLK；使用HCLK時(shí)就應(yīng)在外部截?cái)鄷r(shí)鐘信號(hào)。 降低動(dòng)態(tài)功耗 動(dòng)態(tài)功耗是在時(shí)鐘工作且輸入正在開關(guān)時(shí)的功耗。對(duì)CMOS電路，動(dòng)態(tài)功耗基本上確定了總功耗。動(dòng)態(tài)功耗包括幾個(gè)成分，主要是電容負(fù)載充電與放電（內(nèi)部與I/O）以及短路電流。多數(shù)動(dòng)態(tài)功率是內(nèi)部或外部電容向器件充、放電消耗的。如果器件驅(qū)動(dòng)多個(gè)I/O負(fù)載，大量的動(dòng)態(tài)電流構(gòu)成總功耗的主要部分。 對(duì)設(shè)計(jì)中給定的驅(qū)動(dòng)器，動(dòng)態(tài)功耗由下式計(jì)算 p=CL×V 2 DD×f 式中，CL是電容負(fù)載，VDD是電源電壓，f則是開關(guān)頻率。總功耗是每個(gè)驅(qū)動(dòng)器功耗之總和。 由于VDD是固定的，降低內(nèi)部功耗就要降低平均邏輯開關(guān)頻率，減少每個(gè)時(shí)鐘沿處的邏輯開關(guān)總數(shù)、減少連線網(wǎng)絡(luò)，特別是高頻信號(hào)連線網(wǎng)絡(luò)中的電容值。對(duì)低功率設(shè)計(jì)，需要從系統(tǒng)至工藝的每個(gè)設(shè)計(jì)級(jí)別中采取相應(yīng)預(yù)防措施，級(jí)別越高，效果越好。 [編輯本段]FPGA與CPLD的辨別和分類 FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是： 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 [編輯本段]FPGA的應(yīng)用 FPGA的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)，產(chǎn)品設(shè)計(jì)，系統(tǒng)設(shè)計(jì)1．電路設(shè)計(jì)中FPGA的應(yīng)用 連接邏輯，控制邏輯是FPGA早期發(fā)揮作用比較大的領(lǐng)域也是FPGA應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來，通用和專用IP的設(shè)計(jì)將成為一個(gè)熱門行業(yè)！搞電路設(shè)計(jì)的前提是必須要具備一定的硬件知識(shí)．在這個(gè)層面，干重于學(xué)，當(dāng)然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗． 2．產(chǎn)品設(shè)計(jì) 把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計(jì)還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者ZD在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域，F(xiàn)PGA因?yàn)榫邆浣涌冢刂?，功能IP，內(nèi)嵌CPU等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)將是FPGA技術(shù)應(yīng)用Z廣大的市場，具有極大的爆發(fā)性的需求空間產(chǎn)品設(shè)計(jì)對(duì)技術(shù)人員的要求比較高，路途也比較漫長不過現(xiàn)在整個(gè)行業(yè)正處在組建”首發(fā)團(tuán)隊(duì)”的狀態(tài)，只要加入，前途光明產(chǎn)品設(shè)計(jì)是一種職業(yè)發(fā)展方向定位，不是簡單的愛好就能做到的！產(chǎn)品設(shè)計(jì)領(lǐng)域會(huì)造就大量的企業(yè)和企業(yè)家，是一個(gè)近期的發(fā)展熱點(diǎn)和機(jī)遇 3．系統(tǒng)級(jí)應(yīng)用 系統(tǒng)級(jí)的應(yīng)用是FPGA與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種FPGA版的計(jì)算機(jī)系統(tǒng)如用Xilinx V-4， V-5系列的FPGA，實(shí)現(xiàn)內(nèi)嵌POWER PC CPU， 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑LINIX等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成FPGA大型系統(tǒng)來講是很有幫助的。這種”山寨”味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似ARM系統(tǒng)的境況但若能慢慢發(fā)揮出FPGA的優(yōu)勢，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。若在系統(tǒng)級(jí)應(yīng)用中，開發(fā)人員不具備系統(tǒng)的擴(kuò)充開發(fā)能力，只是搞搞編程是沒什么意義的，當(dāng)然設(shè)備驅(qū)動(dòng)程序的開發(fā)是另一種情況，搞系統(tǒng)級(jí)應(yīng)用看似起點(diǎn)高，但不具備深層開發(fā)能力，很可能會(huì)變成愛好者，就如很多人會(huì)做網(wǎng)頁但不能稱做會(huì)編程類似以上是幾點(diǎn)個(gè)人開發(fā)，希望能幫助想學(xué)FPGA但很茫然無措的人理一理思路。這是一個(gè)不錯(cuò)的行業(yè)，有很好的個(gè)人成功機(jī)會(huì)。但也肯定是一個(gè)競爭很激烈的行業(yè)，關(guān)鍵看的就是速度和深度當(dāng)然還有市場適應(yīng)能力。

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  最絕那巨大 2011-02-12 00:00:00

  我看著好像意思是有一個(gè)同步的置位。 一般的reset信號(hào)都是異步的。很少用同步的復(fù)位。如果你確實(shí)是想要同步復(fù)位，那不用管這個(gè)warn?？赡苣愕脑疽馑家彩钱惒綇?fù)位，但是你的代碼中寫錯(cuò)了。 一般的同步復(fù)位就是process的敏感變量中沒有reset。

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