verilog寫的頻率計(jì)中計(jì)數(shù)寄存器reg自加后值亂變

fw39395 2018-11-23 06:57:50 463  瀏覽

• 新手學(xué)verilog，寫了一個(gè)頻率計(jì)（采用等精度方法），頻率計(jì)數(shù)模塊代碼如下： 限于字?jǐn)?shù)，不便將該模塊所有代碼上傳，頻率計(jì)數(shù)module采用三段式做法，S0將所有值清零， S1:begin if(!Carry_in) begin cnt_flag <=... 新手學(xué)verilog，寫了一個(gè)頻率計(jì)（采用等精度方法），頻率計(jì)數(shù)模塊代碼如下： 限于字?jǐn)?shù)，不便將該模塊所有代碼上傳，頻率計(jì)數(shù)module采用三段式做法，S0將所有值清零， S1:begin if(!Carry_in) begin cnt_flag <= 1'b1; Na_flag <= 1'b1; end else begin if(cnt_flag) begin if(Na_flag) begin toggle <= 1'b1; Na_cnt <= Na_cnt + 1'b1; Na_flag <= 1'b0; end end end if(toggle) begin Nb_cnt <= Nb_cnt + 1'b1; end if(!Switch) begin toggle <= 1'b1; Switch_flag <= 1'b1; end end 仿真圖： signaltap圖： 不知道為什么，我在S1狀態(tài)中進(jìn)行Na_cnt自加操作時(shí)，在signaltap中值會(huì)亂跳，求幫助 展開