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  QL貓猴子 2011-06-07 00:00:00

  遇上了和樓主一樣的題目 尋找中``

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  879844530 2011-06-02 00:00:00

  覃懂 你個sabi

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  Uj01us9 2011-05-28 00:00:00

  我有51單片機的頻率計，基礎部分沒問題，用數(shù)碼管顯示，所以可能有一點點的誤差，不是很大

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  豆豆醬999959 2011-05-24 00:00:00

  頻 實驗圖片我復制不過來！！抱歉哦！對了你得考慮你們用試驗箱里面的芯片！ 率 計 的 設 計 設 計 者： 班 級：08級通信工程2班 目錄 設計要求………………………………………………3 實驗參考資料…………………………………………3 設計思想及原理框圖…………………………………3 系統(tǒng)框圖………………………………………………4 電路工作原理…………………………………………4 電路綜合圖……………………………………………5 主要VHDL源程序…………………………………..7 單元電路仿真圖……………………………………...11 硬件驗證……………………………………………...13 結果驗證……………………………………………...14 設計心得……………………………………………...16 頻率計的設計 設計者： 指導老師： 時間：2010-12-14 (一)設計要求; 1、設計一個六位十進制數(shù)字頻率計，測量1~9999999Hz的信號頻率，用數(shù)碼管顯示出來。 2、采用記憶顯示的方式，計數(shù)過程不刷新數(shù)據(jù)，只顯示計數(shù)結果。 3、單元電路模塊要使用VHDL語言。 4、輸入信號為方波 5、必須使用硬件驗證 （二）實驗參考資料： 《EDA實用教程》作者： 潘松 黃繼業(yè) 參考書里面：實驗 第12章 電子系統(tǒng)設計實踐 12.1 精度頻率計設計 《EDA實用技術及應用》作者：劉艷萍//高振斌//李志軍 《新編數(shù)字電路與EDA技術實驗實訓指導》作者： 陳小毛 胡機秀 卜波濤 （三）設計思想及原理框圖： 設計思想： 根據(jù)系統(tǒng)的設計要求，頻率計電路可分為測頻控制器電路、十進制技術電路、四位鎖存器電路、動態(tài)掃描譯碼顯示電路等四個子模塊，其中動態(tài)掃描電路置零功能，根據(jù)此思路該設計采用模塊化設計； 系統(tǒng)框圖 （五）電路工作原理： 根據(jù)頻率計的定義和頻率測試的基本原理，測頻信號的頻率必須有一個對輸入信號脈沖計數(shù)允許的閘門信號，閘門信號的寬度為1S，在閘門信號有效的時間內對被測信號計數(shù)，即為信號頻率。；1S計數(shù)結束后，計數(shù)值鎖入鎖存器的鎖存信號下和為下一測頻計數(shù)周期做準備的計數(shù)器清0信號。頻率計閘門時序如下圖所示。 這三個信號由測頻控制信號發(fā)生器TESTCTL產生，對其的設計要求是，TESTCTL的計數(shù)使能信號輸出CNT_EN能產生一個1S脈寬的周期信號，并對頻率計的每一個計數(shù)器CNT10的使能端ENA進行同步控制。當CNT_EN為高電平時，允許計數(shù)；當CNT_EN為低電平時，停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，首先需要一個鎖存器LOAD的上跳沿將計數(shù)器在前1S的計數(shù)值鎖存入各鎖存器REG4B中，并由外部的7段譯碼器譯出，顯示計數(shù)值。設置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期的清零信號對計數(shù)而不斷閃爍。信號所存后，還必須對清零信號RES_CNT對計數(shù)器進行清零，為下1S的計數(shù)操作做準備。 （四）電路綜合圖 （六）主要VHDL源程序 1.七段顯示譯碼器源程序及模塊： library ieee; use ieee.std_logic_1164.all; entity Dec7s is port(a:in bit_vector(3 downto 0); led7s:out bit_vector(7 downto 0)); end; architecture one of dec7s is begin process(a) begin case a(3 downto 0) is when"0000"=>led7s<="00111111"; when"0001"=>led7s<="00000110"; when"0010"=>led7s<="01011011"; when"0011"=>led7s<="01001111"; when"0100"=>led7s<="01100110"; when"0101"=>led7s<="01101101"; when"0110"=>led7s<="01111101"; when"0111"=>led7s<="00000111"; when"1000"=>led7s<="01111111"; when"1001"=>led7s<="01101111"; when"1010"=>led7s<="01110111"; when"1011"=>led7s<="01111100"; when"1100"=>led7s<="00111001"; when"1101"=>led7s<="01011110"; when"1110"=>led7s<="01111001"; when"1111"=>led7s<="01110001"; when others=>null; end case; end process; end one; 。2.測頻控制信號發(fā)生器源程序及模塊： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL_07 IS PORT(CLKK:IN STD_LOGIC; CNT_EN，RST_CNT，LOAD:OUT STD_LOGIC); END TESTCTL_07; ARCHITECTURE one OF TESTCTL_07 IS SIGNAL DIV2CLK:STD_LOGIC; BEGIN PROCESS(CLKK) BEGIN IF CLKK'EVENT AND CLKK='1' THEN DIV2CLK<=NOT DIV2CLK; END IF; END PROCESS; PROCESS(CLKK，DIV2CLK) BEGIN IF CLKK='0' AND DIV2CLK='0' THEN RST_CNT<='1'; ELSE RST_CNT<='0'; END IF; END PROCESS; LOAD <=NOT DIV2CLK; CNT_EN<=DIV2CLK; END ONE; 3.十進制計數(shù)器源程序及模塊： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10_07 IS PORT(CLK，RST，ENA:IN STD_LOGIC; OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT10_07; ARCHITECTURE one OF CNT10_07 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG:PROCESS(CLK，RST，ENA) BEGIN IF RST='1' THEN CQI<="0000"; ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<"1001" THEN CQI<=CQI+1; ELSE CQI<="0000"; END IF; END IF; END IF; OUTY<=CQI; END PROCESS P_REG; COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END one; 4.四位鎖存器源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG4B_07 IS PORT(LOAD:IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END REG4B_07; ARCHITECTURE two OF REG4B_07 IS BEGIN PROCESS(LOAD，DIN) BEGIN IF LOAD'EVENT AND LOAD='1' THEN DOUT<=DIN; END IF; END PROCESS; END two; 5.數(shù)碼掃描控制器源程序及程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY SELTIME_07 IS PORT(CLK，RESET:IN STD_LOGIC; GE，SHI，BAI，QIAN，WAN，SHIWAN，BAIWAN，QIANWAN:IN STD_LOGIC_VECTOR(3 DOWTO 0); DATAOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END SELTIME_07; ARCHITECTURE one OF SELTIME_07 IS SIGNAL COUNT:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN SEL<=COUNT; PROCESS(CLK，RESET，COUNT) BEGIN IF RESET='0' THEN COUNT<="000"; ELSIF(CLK'EVENT AND CLK='1') THEN IF(COUNT>="111") THEN COUNT<="000"; ELSE COUNT<=COUNT+1; END IF; END IF; CASE COUNT(2 DOWNTO 0) IS WHEN "000"=>DATAOUT<=GE; WHEN "001"=>DATAOUT<=SHI; WHEN "010"=>DATAOUT<=BAI; WHEN "011"=>DATAOUT<=QIAN; WHEN "100"=>DATAOUT<=WAN; WHEN "101"=>DATAOUT<=SHIWAN; WHEN "110"=>DATAOUT<=BAIWAN; WHEN "111"=>DATAOUT<=QIANWAN; END CASE; END PROCESS; END one; （七）單元電路仿真圖： 1.七段顯示譯碼器仿真圖 2..測頻控制信號發(fā)生器仿真圖 3.十進制計數(shù)器仿真圖 4.四位鎖存器仿真圖 5.數(shù)碼掃描控制器仿真圖 6.總的計時電路仿真圖 （八）硬件驗證 引腳分部圖 1.。鎖定引腳圖 引腳說明： BCD[0。。6]為七段數(shù)碼管輸出端 Speaker為整點報時信號輸出端 Clk為計數(shù)器秒脈沖輸入端 Clk_load 為置數(shù)時鐘信號輸入端 Clk_4hz、Clk_4mhz 為整點報時音樂模塊時鐘信號輸入端 Clk_shaomiao 顯示模塊掃描時鐘信號輸入端 CLR為計數(shù)器復位信號輸入端 、低電平有效 Load_hour、load_min、load_week分別為時、分、星期置數(shù)控制端，高電平有效 Reset為數(shù)碼管復位信號輸入端，低電平有效 SEL[0..2]為數(shù)碼管片選信號輸出端 2.采用芯片 芯片型號：本實驗采用三星公司的cyclone 下EP1C12Q240C8N 芯片。 （九）結果驗證： 各項指標都達到設計要求（如上圖）。實驗數(shù)據(jù)分析 發(fā)生器頻率 實測頻率 1HZ 1HZ 2HZ 2HZ 3HZ 3HZ 4HZ 4HZ 5HZ 5HZ 6HZ 6HZ 7HZ 7HZ 8HZ 8HZ 9HZ 9HZ 10HZ 10HZ 20HZ 20HZ 30HZ 30HZ 40HZ 40HZ 50HZ 50HZ 60HZ 60HZ 70HZ 70HZ 80HZ 80HZ 90HZ 90HZ 100HZ 100HZ 200HZ 200HZ 300HZ 300HZ 400HZ 400HZ 500HZ 500HZ 600HZ 600HZ 700HZ 700HZ 800HZ 800HZ 900HZ 900HZ 1KHZ 1KHZ 2KHZ 2KHZ 3KHZ 3KHZ 4KHZ 4KHZ 5KHZ 5KHZ 6KHZ 6KHZ 7KHZ 7KHZ 8KHZ 8KHZ 9KHZ 9KHZ 10KHZ 10KHZ 20KHZ 20KHZ 30KHZ 30KHZ 40KHZ 40KHZ 50KHZ 50KHZ 60KHZ 60KHZ 70KHZ 70KHZ 80KHZ 80KHZ 90KHZ 90KHZ 100KHZ 100KHZ 200KHZ 200KHZ 300KHZ 299.999KHZ 400KHZ 399.999KHZ 500KHZ 499.999KHZ 600KHZ 599.999KHZ 700KHZ 699.999KHZ 800KHZ 799.999KHZ 900KHZ 899.999KHZ 1MHZ 1.000001MHZ 2MHZ 1.999997MHZ 3MHZ 2.999998MHZ 4MKZ 3.999993MHZ 5MKZ 4.999993MHZ 6MKZ 5.999994MHZ 7MHZ 6.999993MHZ 8MHZ 7.999990MHZ 9MHZ 9.000007MHZ 10MHZ 9.999988MHZ 誤差分析 1HZ200KHZ 誤差為零;300HZ10MKZ 誤差約為0.0001% （十）設計心得 通過這個簡單頻率計的設計，讓我了解到設計電路的一些基本方法，常用手段，開闊了思維，也提高了我對電路設計的興趣，可以為我以后的學習和工作提供了一個很好的學習經(jīng)驗。通過在網(wǎng)上查找資料，才感覺自己的專業(yè)知識積累太少，以后應該注意知識的積累。這次課程設計更讓我感到理論和實際之間的差異。我也越來越強烈地感到要掌握一門技術，唯yi的辦法也是Z好的辦法就是實踐、實踐再實踐。就像搞電子設計等，一定要有一個項目逼迫自己去學習、逼迫自己去查資料，否則，一味的鉆研書本，很可能今天看了某個知識點，明天就忘記了。唯有真正動過手才能把知識爛熟于胸，甚至終身難忘……

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