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  64852yy 2011-06-16 00:00:00

  首先，分清FIR的設(shè)計(jì)與實(shí)現(xiàn)是2階段；關(guān)系很緊密，但是還是有些概念不能混同的。 實(shí)際的AD采樣如果是直接送到濾波器接口上，就直接將Fs設(shè)置為40MHz；若有下采樣或其他處理導(dǎo)致實(shí)際“數(shù)據(jù)率”是其他的值，就應(yīng)該設(shè)定其他值的。既問題又回來了，先確定需要處理什么樣的數(shù)據(jù)，得到什么樣的效果；再確定FIR的參數(shù)；這階段的ZD是FIR理論。 而實(shí)現(xiàn)階段，數(shù)據(jù)是正數(shù)、截位等就需要找一下相關(guān)的資料了。 簡單點(diǎn)說： 1. 40MHz采集5MHz頻率的數(shù)據(jù)可以不失真，信號能較好還原；可以直接進(jìn)入FIR處理；既Fs=40MHz； 2. 采集的數(shù)據(jù)都是正數(shù)可能是AD有編碼處理，如偏置、強(qiáng)行改了符號位等；如果信號是有符號數(shù)，需要處理回來的；建議對數(shù)據(jù)進(jìn)行去偏置處理 3. 濾波器需要量化吧？看你量化的位寬和插損怎么樣，輸出信號強(qiáng)度怎么樣了；我們一般原則是輸入的信號Z大時(shí)，輸出沒有溢出；輸出很小時(shí)，精度盡量高；建議使用MATLAB先仿真一下；還是有些工作或細(xì)節(jié)需要注意的

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  kmwk0228 2011-06-16 00:00:00

  1、設(shè)計(jì)濾波器時(shí)，應(yīng)根據(jù)實(shí)際的采樣率進(jìn)行設(shè)計(jì)；同樣的截止頻率，不同的采樣率下設(shè)計(jì)出來的濾波器系數(shù)是不同的，換句話說，同樣的濾波器系統(tǒng)用在不同采樣率下，其截止頻率是不一樣的；（更進(jìn)一步地說，設(shè)計(jì)數(shù)字濾波器時(shí)，更關(guān)心的是歸一化頻率，歸一化截止頻率*Fs/2=截止頻率） 2、一般A/D的輸入是隔直的（即輸入信號進(jìn)入采樣保持電路時(shí)不含直流，一般都是電容耦合/變壓器耦合），一般A/D的輸出都是補(bǔ)碼的；補(bǔ)碼的好處是便于進(jìn)行運(yùn)算； 3、數(shù)據(jù)截位是指丟掉低有效位的數(shù)據(jù)

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  盼╃字JUN團(tuán) 2011-06-16 00:00:00

  1、理論上大于10m就ok了，但是實(shí)際中肯定要留有余量的，40m可以，主要看你的主頻能做到多少了。 2、不管是正數(shù)還是負(fù)數(shù)，在FPGA中Z好都用補(bǔ)碼表示。 3、截位當(dāng)然是截?cái)郱低的位，高位截?cái)嗔藬?shù)據(jù)就錯(cuò)了。 還有問題就是你這樣做肯定只能用并行的方法來做了，因?yàn)槟阌么笥?0m的采樣頻率，如果你用10階的FIR濾波器，同時(shí)需要9個(gè)乘法器，不知道你的數(shù)據(jù)是多少位的，也不知道你的FIR是多少階的，如果位數(shù)寬，且階數(shù)多的話，你的FPGA可能沒有這么多的乘法器， 還有不知道FPGA里面的乘法器是不是補(bǔ)碼乘法器，如果不是的話，你的數(shù)據(jù)表示方法如果用補(bǔ)碼的話，乘法之前要求原碼，乘法器之后還要再求補(bǔ)碼，可能得不償失，這樣的話可以考慮用原 碼表示整數(shù)和負(fù)數(shù)。 關(guān)于補(bǔ)充：你的diyi個(gè)問題沒有提到時(shí)鐘頻率啊。 如果你的時(shí)鐘頻率比采樣頻率高很多的話，就可以用串行的方法來做，這樣的話需要很高的時(shí)鐘頻率，但是省資源（乘法器和加法器），如果你沒有很高的時(shí)鐘，只能串行做，這種方法適用于時(shí)鐘頻率等于或者略大于時(shí)鐘頻率。

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