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問答社區(qū)

請問 FPGA的鎖相環(huán)可以驅(qū)動內(nèi)部時鐘嗎 能的話怎么實(shí)現(xiàn)

ZTing199155 2011-12-20 13:54:01 285  瀏覽

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參與評論

全部評論(3條)

  • 傾國傾城的哥 2011-12-22 00:00:00
    鳳飛飛

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  • http77603187 2011-12-22 00:00:00
    可以的，PLL輸出信號隨便連就是了。如果是VHDL，或者是Verilog編的話，就把PLL當(dāng)成一個調(diào)用模塊。圖標(biāo)編的話，生成symbol文件，你就隨便連線把。

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  • seine 2011-12-21 00:00:00
    沒問題啊，把鎖相環(huán)的輸出用在時序電路的敏感表里，就可以了。實(shí)際上我們經(jīng)常把振蕩器輸入的時鐘用鎖相環(huán)1：1的鎖一下，整個形，然后再用的。我們的項(xiàng)目里也是用鎖相環(huán)鎖出更高頻的時鐘，驅(qū)動內(nèi)部電路的。

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