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  歲月無(wú)恙哦哦 2012-02-27 00:00:00

  什

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  我想要個(gè)*金 2012-02-27 00:00:00

  頻率計(jì)是一種基本的測(cè)量?jī)x器，頻率測(cè)量是電子學(xué)測(cè)量中Z為基本的測(cè)量之一。由于頻率信號(hào)抗干擾性強(qiáng)，易于傳輸，因此可以獲得較高的測(cè)量精度。 CPLD器件的出現(xiàn)給現(xiàn)代電子設(shè)計(jì)帶來(lái)了極大的方便和靈活性，使復(fù)雜的數(shù)字電子系統(tǒng)設(shè)計(jì)變?yōu)樾酒?jí)設(shè)計(jì)，同時(shí)還可以很方便地對(duì)設(shè)計(jì)進(jìn)行在線修改。利用CPLD芯片進(jìn)行測(cè)頻計(jì)數(shù)，從而實(shí)現(xiàn)了簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)。 CPLD編程特點(diǎn)是：用CPLD實(shí)現(xiàn)數(shù)字頻率計(jì)，無(wú)論底層還是頂層文件均用VHDL語(yǔ)言編寫，避免了用電路圖設(shè)計(jì)時(shí)所引起的毛刺現(xiàn)象；改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計(jì)方法。整個(gè)頻率計(jì)設(shè)計(jì)在一塊CPLD芯片上，與用其他方法做成的頻率計(jì)相比，體積更小，性能更可靠。

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  奧運(yùn)37 2016-08-28 11:38:35

  用CPLD設(shè)計(jì)頻率計(jì)避免了用電路圖設(shè)計(jì)時(shí)所引起的毛刺現(xiàn)象，體積更小，性能更可靠。 用CPLD設(shè)計(jì)頻率計(jì)使復(fù)雜的數(shù)字電子系統(tǒng)設(shè)計(jì)變?yōu)樾酒?jí)設(shè)計(jì)，很方便對(duì)設(shè)計(jì)進(jìn)行在線修改，利用CPLD芯片進(jìn)行測(cè)頻計(jì)數(shù)實(shí)現(xiàn)了簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)。 頻率計(jì)又稱為頻率計(jì)數(shù)器，是一種專門對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。頻率計(jì)主要由四個(gè)部分構(gòu)成：時(shí)基電路、輸入電路、計(jì)數(shù)顯示電路以及控制電路。 頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，此時(shí)稱閘門時(shí)間為1秒。閘門時(shí)間也可以大于或小于一秒。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長(zhǎng)則每測(cè)一次頻率的間隔就越長(zhǎng)。閘門時(shí)間越短，測(cè)的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。

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